ニュース解説

次々世代メモリ「DDR II」の標準化動向

山崎俊一(資料提供:JEDEC事務局)
2001/06/06

 半導体業界の標準化機構として知られるJEDECは、EIA(電子工業会)の下部組織にあたる(JEDECのホームページ)。以前は、Joint Electron Device Engineering Councilの略としてJEDECと呼ばれていたが、現在は「JEDEC Solid State Technology Association」が正式名称となっている。現在のJEDECのもととなった組織の創立は意外と古く、1920年代にまでさかのぼる。当時は、19世紀末にマルコーニ(Marconi)が発明した無線通信による電信局が乱立していた。しかし、通信に関する標準規格がないため、混乱が起きていた。そこで、標準規格を作り、相互接続を図るために組織された。その後、組織変更や類似の組織との統合などを経て、1958年にJEDECとなった。

 そのJEDECで、いま最も注目を集めているのがDDR SDRAMの標準化活動だ。JEDECは、「Open standard - Its FREE!」、つまり「タダで利用できるオープン・スタンダード」を標語に業界の結集を図り、DDR SDRAMの次の世代にあたる「DDR II」の標準化へと向かっている。

 ここでは、DDR IIの概要について、JEDECの担当理事のケン・マギー(Ken McGhee)氏と理事長兼Advanced Memory International会長のデジー・ローデン(Desi Rhoden)氏から情報をいただいたので、以下にかいつまんで紹介する。なお、引用資料などはすべてJEDECに属し、法的な著作権は上部団体のEIAに属す。転載などは禁止されていることをお断りしておく。

標準化プロセス

 DDR SDRAMは、JEDECのJC-42 Memory Committee(第42委員会)が担当している。JC-42には「Future Dram Task Group(FDTG)」という小委員会が組織されており、ここには関連企業50社以上が参加している。なお、JEDECの委員会には、JEDECメンバー以外の参加も認められている。現在、FDTGはDDR IIの標準化作業中で、2002年にはJEDECの投票(Ballot)を経て、規格を確定する予定だ。

 DDR関連の発行済みの主な規格と、現在仮発行されている規格の一覧を以下に示す。

規格番号 発行日 タイトル 参考訳
JESD79 2000年6月 Double Data Rate (DDR) SDRAM Specification DDR SDRAMの仕様
JESD82 2000年7月 DEFINITION OF CDCV857 PLL CLOCK DRIVER FOR REGISTERED DDR DIMM APPLICATIONS Registered DDR DIMMのためのCDCV867 PLLクロック・ドライバの限定的な適用について
MO206-A 1998年8月 184 Pin DDR Dual-In-Line Memory Module (DIMM) Family, 1.27 mm Contact Centers 接点が1.27mm間隔の184ピン DDR DIMMファミリ
MO224-A 2000年6月 200 Pin DDR Small Outline Dual-In-Line Memory Module (SODIMM) Family, 0.60 mm Contact Centers 接点が0.60mm間隔の200ピン SODIMMファミリ
MO227-A 2000年11月 232 Pin DDR SDRAM DIMM Family, 1.00 mm Pitch 接点が1.00mm間隔の232ピンDDR SDRAM DIMMファミリ
MODULES4_5_9-R9 144 PIN DDR SGRAM SO-DIMM FAMILY Release No.9 144ピン DDR SGRAM SO-DIMMファミリ リリース9番
MODULES4_5_10-R9R 184 PIN UNBUFFERED DDR SDRAM DIMM FAMILY Release No.9 184ピン Unbuffered DDR SDRAM DIMMファミリ リリース9番
主なDDR関連の発行済み規格
 
規格番号 発行日 タイトル 参考訳
PRN00-DR1 2000年11月 High Density Pinout Standards for DDR SDRAM/SGRAM devices in QFP, TSOPII, and BGA Packages QFP、TSOPII、BGAパッケージを採用したDDR SDRAM/SGRAMデバイスのための高密度ピン配置標準
PRN00-NM3 2000年6月 DDR PDF Table, ESDRAM Addition to Superset Table, Addition of Differential Clock to 200 Pin DIMM PDFの表:ESDRAMに対する上位互換表の追加と、200ピンDIMMの差動クロックに関する追加
PRN00-PR1a 2000年6月 This file contains numerous parametric specifications defining DDR SDRAMs including Input leakage, Input Capacitance, Input timing, and Reference Test Load. このファイルには、DDR SDRAMが定義する入力リークや入力キャパシタンス、入力タイミングの仕様ならびに、そのテスト方法に関する多数の変更点が含まれている
PRN00-PR2 2000年11月 Contains 6 Parametric Standards for SDRAM for Publication in both JESD21-C and JESD79 JESD21-CならびにJESD79で定義されたSDRAMの仕様に関する6つの変更点
主なDDR関連の仮発行の規格

DDRの呼び名

 DDR IIの話に入る前に、現行のDDR SDRAMについて簡単におさらいしておこう。JESD79の規定によれば、DDR SDRAMのメモリ・チップは、「DDR-xxx」といった形式で呼ぶ。xxxは、1本のピン当たりの転送レートをMbit/s(1Mは1000×1000)で示す。

名称 動作クロック 転送レート CASレイテンシ(CL)値
DDR-266A 133MHz×2 動作 266Mbit/s CL 2.0
DDR-266B 133MHz×2 動作 266Mbit/s CL 2.5
DDR-200 100MHz×2 動作 200Mbit/s CL指定なし
DDR SDRAMメモリ・チップの名称と動作クロック

 一方、DDR SDRAMメモリ・チップを搭載したモジュール(DIMM)は、「PCxxxx」と呼ばれる。xxxxはモジュール当たりのデータ転送レートをMbyte/s単位で示したもの。例えば、DDR-266Aを搭載したDIMMのデータ転送レートは、2.1Gbytes/sとなるため、PC2100と呼ばれる。また、DDR-200では1.6Gbytes/sとなり、PC1600となる。

PC以外のデバイスでのDDRメモリ利用

 汎用のメイン・メモリとは別に、グラフィックス・カードやネットワーク機器向けのDDR SDRAMについても別途規定されている。この場合、メモリは100ピンのTQFPに収められ、直接基板上に搭載されることになる。メモリ・コントローラ直結のポイント・ツー・ポイント構成となるので、比較的容易に高速化できる。

 この形式のメモリ・チップを「SS-xxx」(Small Systems)と呼び、xxxは1ピン当たりの転送レートを示す(Mbit/s)。すでにSS-333やSS-400が製品化されている。

DDR SDRAMの特徴

 DDR SDRAMは、前述のように「JEDEC Standard No. 79(JESD79)」に規定されており、「Open standard - Its FREE!」の精神にのっとって、ライセンス料なしで製造可能だ。ドキュメント自体も、ホームページ上での登録は必要なものの、無料で入手できる。しかし、JESD79の文書自体は著作権法の保護対象となっており、複製ならびに再配布は禁じられている。

 そのためか、これまでJESD79をベースにしたDDR SDRAMの解説はあまりなされてこなかった。そこで、JEDEC事務局の了解のもとに、JESD79冒頭のFEATURES(特徴)ページを簡単に翻訳してみよう。

JESD79:DOUBLE DATA RATE(DDR) SDRAM SPECIFICATIONの標準化対象

 容量64Mbitつまり67108864個のCMOS DRAMセルから構成されるSDRAMで、16M×4(4M×4bit幅×4バンク)、8M×8(2M×8bit幅×4バンク)、4M×16(1M×16bit幅×4バンク)の構成を対象とする。また、×32(32bit幅)構成にも適用する。

特徴:

  1. ダブル・データ・レート構成:1クロックで2回のデータ転送
  2. 受信側のデータ捕そくのために、転送データとともに双方向データ・ストローブ信号(DQS信号)を送信/受信する
  3. 読み出し時のDQS信号は、データ信号のエッジにアライン(整列)し、書き込み時のDQS信号はデータ信号のセンタにアラインする
  4. 差動クロック入力(CKと/CK)
  5. CK信号の遷移タイミングに合わせて、DLL(Delay Locked Loop:遅延素子により各信号を同期させる回路)がデータ信号およびDQS信号を発行する
  6. コマンドはCK信号の各立ち上がりエッジで入力――データおよびデータ・マスクはDQS信号の両エッジで参照される
  7. 並列動作を前提とした4バンク構成
  8. 書き込みデータに対するデータ・マスク(Data mask:DM)
  9. バースト動作――2、4、8回連続
  10. CASレイテンシ(遅延)――2または2.5クロック
  11. 自動プリチャージ――バースト・アクセスに対するオプション
  12. オート・リフレッシュ・モードおよびセルフ・リフレッシュ・モード
  13. 平均リフレッシュ間隔――最大15.6μs
  14. I/O信号電圧――2.5V(SSTL_2互換)
  15. VDDQ = +2.5V±0.2V(信号出力回路への供給電圧)
  16. VDD = +3.3V±0.3Vまたは+2.5V±0.2V(コア回路への供給電圧)

 この特徴を簡単に説明しよう。DDRとは、メモリ・コアの2nプリフェッチ構成(2×n bit分のデータの読み出し/書き込みを1回で行う)と、1クロックで2回のデータ転送を行うI/Oメカニズムからなる。つまり、DDRの1動作は、2n bitのコア読み出し/書き込みと、1/2クロックでn bit転送の2回繰り返しを行うことになる。例えば、16M×4(4M×4bit幅×4バンク)bitのメモリの場合、メモリ・コアから4bit×2が一度に読み出され、1/2クロックで4bit(つまり1クロックで8bit)が転送される(DDRの仕組みについては、「技術解説:次世代標準メモリの最有力候補「DDR SDRAM」の実像」参照のこと)。

DDRモジュール検証問題
 
DDR SDRAMは、SDRAMよりタイミング条件が厳しく、DIMMに搭載されたチップ間の信号の不ぞろい(skew)が問題となりやすい。一昔前、SDRAMが登場したころに互換性が問題になったのと似た話である。これに対し、例えばSMART Modular TechnologiesなどがDIMM検証サービスを提供している。
 AMDは、DDR関連各社のグループ「TeamDDR」を組織し、自社のDDRチップセットAMD-760に対し、SMART Modular TechnologiesのDIMM検証テストを行っている。この結果、動作検証済みのDIMM製品のリストが公表されていて、Athlon搭載PCの利用者がDDR SDRAMを購入する場合の目安となっている(日本AMDの「DDR SDRAM互換性リスト」)。

 また、着信側が正確にデータを取り込むタイミングを決定できるように、データを伝送するタイミングを知らせるデータ・ストローブ信号(DQS信号)を新設している。送信側がデータの送出とともに、DQS信号を出力することで、着信側が正確にデータの取り込みが行えるようになっている。また、DQS信号は、読み出しと書き込みでタイミングが異なっている。読み出しの場合はデータ信号のエッジ部分、書き込みの場合はセンタ部分を使用する。これは、データを取り込む側の回路が、なるべく余裕をもってデータを取り込めるようにするための工夫だ。

 さらに、データ転送などのタイミングを決めるクロック信号には、差動クロック信号が採用されている。差動クロック信号とは、正のクロック(CK信号)がHighへ、負のクロック(/CK信号)がLowへ向かう遷移を論理上のクロック信号の立ち上がりエッジと見なすというものだ。これによって、高い動作クロックへの対応やノイズなどによる悪影響を抑えている。

 コマンドや制御信号、アドレス信号は、CK信号の立ち上がりエッジで取り込むことになる。入力データは、各DQS信号の両エッジで取り込み、出力データは各DQS信号の両エッジで参照される。

 実際の動作は、ACTIVEコマンドの発行で開始する。そのときのアドレス信号によりバンクと行(Row)が選択され、続くREADまたはWRITEコマンドで転送を開始する列(Column)アドレスが決まり、指定された回数(2、4または8回)の転送が連続する(バースト転送)。

 こうした仕組みの導入により、従来のSDRAMをベースに高い動作クロックへの対応を安価に実現しているのがDDR SDRAMの特徴である。

DDR移行モデル

 DDRは、既存のSDRAMからの継続性を最重要視し、下図のようなロードマップが示されている。PC2100(DDR-266)までは予定どおり実現済みで、PC2700(DDR-333)もすでに数社が販売開始を準備している段階にある。

1999年から2003年にかけてのDDRのロードマップ(出典:JEDEC事務局:Desi Rhoden氏)
DDR Iでは、166MHz×2のDDR-333までの製品化が予定されている。それ以降は、4倍動作のDDR IIとなる。

 これに、ポイント・ツー・ポイント接続の非モジュール製品(メモリ・コントローラと同一基板上に1対1で接続されるメモリ・チップ)を含めると以下のようになる。

DDRモジュールおよびデバイス展開(出典:JEDEC事務局:Desi Rhoden氏)
ポイント・ツー・ポイントの非モジュール製品では、図のような製品展開が予定されている。PC用のDIMM向けとは異なり、DDR-500やDDR-600といった高速な仕様も予定されている。

 PC1600とPC2100の関係は、在来のシングル・データ・レート(SDR)であるSDRAMのPC100PC133の関係によく似ている。AMDはDDRサポートに積極的で、Athlon向けのDDR SDRAMに対応したチップセットも、AMDやVIA Technologies、ALiなど各社から出荷されている。Intelも、2002年前半にDDR SDRAM(PC1600)に対応するチップセットの出荷を予定しており、SDRAMからDDR SDRAMへという業界の流れは、ほぼ確定しつつある。

 ただし、Athlon向けのDDR SDRAM対応チップセットをそれぞれ比べると、いくつかの違いが見られる。一部で、いわゆる「相性」問題も指摘されており、AMDは互換性検証リストを公開している(前述のコラム参照)。

 注目のDDR IIは、2003年に製品化が予定されている。その内容は、現行のDDR(DDR I)の部分拡張となる。供給電圧が変更になり、現行の184ピンDDR SDRAM DIMMソケットとの互換性はない。そのため、DDR I/II共用を目的とした232ピンDIMMの採用も検討されている。

 では、DDR II標準仕様の概略と、DDR IIの方向性をかいつまんで説明してみたい。

DDR IIの特徴

 DDR IIは、現在審議中のため公開情報はごく限られている。以下は、主にFDTGの公開資料「DDR II - The Evolution Continues」からの引用である。最新資料ではないため、詳細では異なる部分があるかもしれないが、この点はご勘弁いただきたい。

 図にもあるように、DDR IIの概略仕様は、以下のとおりだ。

項目 予定仕様 DDR Iとの比較
バスクロック 200M〜400MHz DDR Iの2倍速
バス周波数 400M〜800MHz DDR Iの2倍速
バンド幅 3.2G〜6.4Gbytes/s バンド幅2倍(×64bit幅システム)
供給電圧 1.8V 低消費電力(DDR Iは2.5V)
DDR IIの概略仕様

 最初に登場する64bit幅のDDR IIモジュールの名称はPC3200で、そのバンド幅は3.2Gbytes/sとなる。これは、拮抗するDirect Rambusチャネル(PC800)との比較では、2チャネル構成のバンド幅に等しい。つまり、現行のPentium 4とIntel 850チップセットを組み合わせたシステムと同じバンド幅が実現できるはずだ。

 なお、図で「DDR II-800MHz」とあるのは、ポイント・ツー・ポイント構成によるデバイス内利用(グラフィックス・カードなど)を指しており、PCのメイン・メモリのようにDIMMモジュール化を意味するものではないらしい。

■変わるDDR IIのソケット形状

 DDR IIは、上述のように供給電圧がDDR Iの2.5Vから1.8Vに変更される。そのため、184ピンDIMMスロットでは、誤挿入防止用のキー(切り欠き)位置が変わり、DDR IかDDR IIのいずれかの専用となる。FDTGでは、DDR I/IIで共用可能な232ピンDIMMモジュールの導入も検討している。232ピンDIMMの仕様自体は、MO227-Aとして標準化されている。ちなみに、DDR II対応のメモリ・コントローラは、DDR Iの制御も可能となるように設計できる。

   232ピンDIMM 184ピンDIMM 168ピンDIMM 電圧
DDR II ○(共用可) ○センターキー 1.8V
DDR I ○(共用可) ○左キー 2.5V
SDRAM 3.3V
DDR IとDDR IIのソケット形状

■4nプリフェッチで高速化

 FDTG素案は、市販DRAMのCASサイクル・タイム(バースト転送時に1回の転送にかかる時間)から逆算して、4n プリフェッチ動作(メモリ・コアから4×n bit分のデータの読み出し/書き込みを1回で行う)を選択している。この場合、メモリ・コアに要求される動作速度は現在の市販DRAMとあまり変わらない。つまり、既存のDRAM技術の再利用でDDR IIを実現するという方策だ。バースト動作も4連続転送のみを規定し、簡素化している(DDR Iと異なり2連続と8連続はない)。そうすることで設計と検証が簡素化され、低価格化に寄与するという。

 DDR IIのDRAMコアは、バス周波数の1/4としている。このため、100MHz台の既存のDRAMコア設計と製造ラインが利用可能で、製造コストを抑えられる。従ってDDR IIの1動作は、4n bitのコア読み出し/書き込みと、n bit転送の4回繰り返しを行うことになる。例えば、ピン当たり400Mbit/sのDDR II 400は、以下のような動作となる。比較のために、DDR I 200と100MHz SDRAMを並べてみる。

  DDR II 400 DDR I 200 SDRAM
バスクロック 200MHz 100MHz 100MHz
データバス周波数 400MHz 200MHz 100MHz
DRAMコア動作 100MHz 100MHz 100MHz
コア・プリフェッチ 4n 2n n
モジュールのバス・バンド幅 3.2Gbytes/s 1.6Gbytes/s 800Mbytes/s
モジュール呼称 PC3200 PC1600 PC100
SDRAMからDDR IIまでのクロック比較

DDR I/IIの背景

 DDR I/IIのように複雑な仕組みを導入し、メモリの高速化を図っているのは、メモリ・コアの動作クロックを単純に上げるのは難しいからだ。もともとDRAMセルは1動作サイクルに数十nsを費やす。単純にこれをクロックで表すと10nsでも100MHzとなる。この時間を見かけ上短くする技術が、SDRAMやRambus、DDRといったもので、共通点も多い。

 まず、メモリ・アレイを組み、複数のセル(DRAMの記憶素子)へのプリフェッチとバースト転送を組み合わせることで、見かけの遅延を数nsに抑える、というのが共通点である。ただし、そうしてもサイクル・タイムは最短でも5ns程度が限界で、これによりSDRAMの動作速度も最高200MHz弱に限られる。そこで考え方が分かれて、Rambusは細分化したバンク構成と狭い高速バスによる独自アーキテクチャを選択した。一方、SDRAMの基本構成を継承し、コアを2単位で並列にアクセスし、2倍速化を実現したのがDDRである。FDTGでは、「Parallel control architecture(並列制御アーキテクチャ)」と呼んでいる。DDR IIも同じ手法だが、コアを4単位で並列化し、4倍速動作としている。

 従ってバス周波数で見ると、以下のような分類になり、どの場合もDRAMコア自体は200MHz以下のベース・クロックで動作する(Rambusもコア・クロックは100MHz程度)。

種別 バス周波数 コア・クロック
SDRAM < 200MHz弱 66M〜200MHz
DDR SDRAM 200M〜400MHz 100M〜200MHz
DDR II SDRAM 400M〜800MHz 100M〜200MHz
各メモリ技術とバス周波数

DDR II製品化の動向

 DDR IIは、技術的にDDR Iを拡張したものであることは分かったと思う。そのため、技術的な障害は少なく、すでに各社がDDR II対応メモリの試作を開始しており、展示会などで「PC3200」に対応可能なチップが公開された例もある。しかし、DDR IIのDIMMモジュールとなるとJEDECの標準化を待つことになる。逆に、ポイント・ツー・ポイント構成のデバイス内メモリならば、DIMMモジュールの標準化に依存しないため、意外と早い段階での製品化も行えるだろう。

 例えば、AGPグラフィックス・カードの場合、グラフィック・コントローラの動作クロックは200MHz前後が多く、DDR IIを採用した方がメモリ・コストが下がるといった予測もある。というのも、DDR Iで200MHz動作を行うには、DDR Iで最も高速なDDR-400を採用する必要がある。しかし、DDR IIなら、最も低速なメモリで済むからだ。同様に、IPルータなどの高速ネットワーク機器の分野でも需要が先行しているという。それらの分野では、意外と早い時期にDDR IIを採用した製品が登場する可能性があり、PCメモリとしてのDDR II DIMMは後追いになるかもしれない。

牛丼に学ぶ(?)DDRの開発方針

 FDTGの論議は、コストを最優先とし、生産性にも配慮している。これまで、この業界で新製品といえば必ずハイテク、ハイタッチで、より高度な技術を誇り、速くて高いのが当たり前だった。Rambusもその例外ではない。

 ところが、DDRは方向が逆に見える。既存技術の再利用と、速いけど安いことを看板としている。だから、無用な新発明はしないと公言している。「Invent only what is necessary - Borrow from Srams, SLDram,etc.(発明は必要になったらすればよい。SRAMやSL-DRAMなどから借りてこい!)」というのが開発指針だ。こんな開発指針を初めて見た。そういう時代になってきたのだろうかと、興味深く思う。記事の終わり

資料:DDR II - The Evolution Continues
資料提供:
Joe Macri 氏
ATI Technologies
macri@ati.com
JEDEC Future Dram Task Group
 
  関連記事(PC Insider内) 
次世代標準メモリの最有力候補「DDR SDRAM」の実像

  関連リンク 
DDR I/IIに関する情報ページENGLISH
PC1600とPC2100のDDR DIMMに関する検証プログラムについてENGLISH
DDR SDRAM互換性リスト
 
「PC Insiderのニュース解説」

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