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5年で10倍の帯域ニーズに応える

メモリバンド幅1TB/秒の大台へ一歩、ラムバス

2007/11/28

　チップ間の高速インターフェイス技術を開発し、ライセンス供与を行うラムバスは11月28日、同社の最新技術を集めて1TB/秒のメモリバンド幅を実現する開発プログラム「テラバイト・バンド幅イニシアチブ」を発表した。東京・渋谷で開催中の同社イベント「ラムバス デベロッパ フォーラム ジャパン」でサンプル実装のデモンストレーションを披露した。

　会見した同社エンジニアリング担当上級副社長のケビン・ドネリー（Kevin Donnelly）氏は年々増大する高メモリバンド幅へのニーズに言及。「グラフィックスやゲームの世界では世代が変わるごとに1桁高い帯域のメモリバンド幅が必要になる。PCの世界でもプロセッサの周波数の向上にメモリの進化が追いついてなかった歴史があるが、現在はマルチコア化とマルチスレッド化で、より広帯域のメモリバンド幅が必要になっている」と話した。例えばゲーム分野では1985年に5MB/秒だったメモリバンド幅は1991年に50MB/秒、1996年に500MB/秒、2001年に5GB/秒、2006年に50GB/秒と5年で10倍になっており、2011年頃には1TB/秒が必要になるという。

　今回発表された技術が実際にPCや各種デバイス、コンシューマ機器などに実装され製品化されるのは「2010年から2011年のこと」（ドネリー氏）で、「イニシアチブの立ち上げは、技術革新の第一歩。未来を先取りして対応していくための要素技術やソリューションといった新しい基準を世に問うもの」とイニシアチブの位置付けを説明した。

　1TB/秒というメモリバンド幅を実現するために、「32Xデータリンク」、「FlexLink C/A」（Command/Address）、「Fully Differencial Memory Architecture」（FDMA）という3つの新たな技術が採用されている。

　32Xデータリンクは、従来1サイクル当たり2ビットの信号を扱っていたDDRやDDR2、DDR3に対して、32ビットのデータを扱えるようにする技術で「低周波クロックでも高いレートを実現する」（同社テクニカル・ディレクタ スティーブ・ウー氏）という。

　FlexLink C/Aは、データ読み書きのコマンドやアドレシングを行う信号線「C/A」をシンプルにする技術。従来、メモリコントローラとDRAMの間は28本の結線でつないでいたが、これを2本に削減。1本の信号線の電圧で信号を送る従来のシングルエンドの伝送方式を、2本の信号線の電圧差を用いるディファレンシャルシグナリングに変更した。これにより、アプリケーションによって異なるC/Aへのバンド幅ニーズに合わせてリンク数を変えることが可能になるほか、「実装面積を減らすことができ、その分、データ信号に配線を割り当てることで高速化も見込めるのではないか」（ウー氏）という。ラムバスではすでに、データを扱う信号線「DQ」においてディファレンシャルシグナリングを用いた「XDR DRAM」の技術を実現しているが、FlexLink C/Aにより、クロック供給、データ、コマンドのすべてでディファレンシャルシグナリングとする「Fully Diffrential Memory Architecture」（FDMA）を実現することになる。

　16個のDRAMを使い、それぞれのメモリコントローラで16Gbpsを実現。X32データリンクにより各信号は32ビット幅を持つため、理論的には単一のシステムオンチップに対して1TB/秒のメモリバンド幅を実現できるアーキテクチャだという。

　チップ間のデータ転送を高速化する技術としては同社のようなアプローチ以外にも、米サン・マイクロシステムズの「接触通信」（Proximity Communication）のようにチップ同士を直接接触させて通信を行う方式も研究されている。大きなブレークスルーとして期待されている一方、「将来的にそうしたアプローチがうまく行くのかもしれないが、今のところ製造上実現可能かどうかは実証できていない」（ドネリー氏）とし、現状のインフラをそのまま使って性能を上げられるというコストメリットを強調した。