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» 2009年03月25日 05時00分 公開

頭脳放談:第106回 誘導結合という名の無線チップ間結合に未来が見える

ISSCC 2009で慶應義塾大学などが発表した誘導結合に注目。パッケージ内でチップを無線で接合する技術だ。その技術的なポイントを解説する。

[Massa POP Izumida,著]
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 すでに3月も終わりなので、旧聞に属するかもしれないが、2009年2月に開催された半導体集積回路技術の国際学会「ISSCC(IEEE International Solid-State Circuits Conference) 2009」に出場した「日本選手」の中にちょっと面白い「一連の論文」があったので取り上げたい。1つは、慶應義塾大学(以下、慶大)と東京大学(以下、東大)の人たちによるSSD(フラッシュメモリを利用したストレージ)に関するもの、もう1つが慶大とルネサス テクノロジ、日立製作所グループによるプロセッサとSRAMに関するもの、そして最後が慶大とNECによるウエハ・レベル・テストに関するものである。すべての論文に慶大の黒田忠広教授の名前が見えることから、仕掛けているのがこの先生だということがすぐに分かる。そして、各論文とも分野としては異なるのだが、これを貫く一貫したテーマであるのが「Inductive-Coupling」である。

複数のチップを重ねるわけ

 「Inductive-Coupling」、訳せば「誘導結合」だ。複数のチップを重ねた上で、チップ間を「有線」でつながず「無線」でつないでしまおう、という試みである。それが意外といっては失礼だが「物」になりそうな雰囲気なのである、論文を見る限りにおいては、だが。

 まず、誘導結合がどの程度使い物になりそうなのか見る前に、なぜ「無線」でチップをつなぐような「荒業」が必要とされているのかという背景を説明しておこう。「SiP(System in Package)」あるいは「MCM(Multi Chip Module)」といわれるようなデバイスがある。いずれも複数の半導体デバイスを重ねるか並べるかして、「見た目は1個のチップ」になるようにしたデバイスである。

 そういう説明をすると何かすごいもののように思う方がいるかもしれないが、すでにみなさんが持っている携帯電話などの中に入っている「チップ」に、このような技術が普通に使われている。といえば、すでにごくありふれた技術であることが分かるだろう。実際、この手の技術発達なしには、携帯電話のような小さなケースの中に多数の異なるチップを集積することは不可能であった。

 当然、複数のチップ間を小さなパッケージ内で接続する技術というものが不可欠である。それこそ、重ねたチップの側面に配線を這わせるような技術から、いろいろな提案があった中で、結局、主流を成しているのは、何のことはない「昔ながら」のワイヤ・ボンディング技術である。パッドといわれる小さな金属表面にワイヤを接続し、パッケージ内の小さな「基板」に接続する。この技術、当然だが、少なくともパッド部分についてはチップ部分が重なっていてはボンディングできない。当然、段重ねにチップを積み上げる場合には、パッドが重ならないように大から小へ「ピラミット」状にするのが基本である。

 どうしても小さなチップの上に大きなチップを重ねなければならないとか、同じ大きさのチップを2段にしたい、といった場合に活躍するのが「フリップ・チップ実装」といわれる技術である。ワイヤ・ボンディングの場合には、フェイスアップといって、チップ表面を上に向けてワイヤを打つのであるが、フリップ・チップではチップ表面を下に向けて対向する端子に接続する。単なる金属の板であるパッドのままではうまく接続できないから、あらかじめ金属の小さなボール状の塊であるバンプといわれるものなどをパッドの上に盛った上で、ヒックリ返して重ねるわけである。

 そのようなチップの重なりを顕微鏡で見てみれば、実に壮観。チップと非常に多数のワイヤが交差も接触もせず、きれいに組み上がっている。できたものを見れば「きれい」だが、すでに限界に近い「技」の世界である。そんなワイヤをなくして「重ねるだけ」でつなげることができないか、というのが最近の1つのテーマになっている。

 まず、すぐに提案されたのがプリント基板と同様、半導体のチップに「ビア・ホール」を開けて、上下貫通させればよいではないか、という考えである。これならプリント基板同様に何層も重ねることができる。しかし、集積度の低いプリント基板なら、それこそドリルで孔を開ければよいが、半導体チップに穴ボコを開けるのはけっこう大変である。どうしたらよいか。

チップ間を無線で接続すれば

 そこで登場するのが「チップ間を無線化してしまおう」という考え方で、今回の論文もその流れに乗っている。その際、「結合」の方法としてインダクタンス(つまりはコイル)を使うというのが、3件の論文に共通する基本の考えである。無線といっても使うのは「近傍界の磁界」である。いわゆる遠方界の「電磁波」=「普通の無線」とは異なる。

 コイルそのものは、半導体デバイス上の金属配線をグルグルと巻けば作れる(当然、チップ上ではサイズの制限があって、あまり大きなものはできない。「長岡係数」とかで検索すればコイルのインダクタンスを求める公式が見つかるだろう)。これを使って「通信」させてみた、ということである。なお、コイル、無線などというと「ラヂオ少年」的にはコイルとバリコンで共振させて、みたいな「同調」を想像してしまうが、論文の回路をみる限り、そういう搬送波を使うような方式ではなく、パルスを通す「コアレスのトランス」に近い考え方である。

 磁界であるから、シリコンなどはやすやすと通過してしまうはずだ。ただし、「交番磁界(時間で大きさと方向が変化する磁界)」であるので金属の板などがあれば減衰してしまう(IH調理器の熱の発生と同じ原理だな)。SSDの論文ではこれを逆手にとって、「シールド」として使い、一方には通信できるが、裏側には影響しない、といった使い方をしている。また、コイルで作った近傍界の磁界なので、指向性があり、距離によってもすぐに減衰するはずである。これにより複数のコイルを並べて並列に通信させることが可能になる。

 こんなことで慶大黒田研は、日立、ルネサスとの論文では8個のプロセッサとSRAMチップ間のメモリ・インターフェイスを、東大の人との論文ではSSDを念頭に64段重ねのNANDフラッシュチップ、NECの人との論文ではパワー以外のコンタクトのないテスタ・インターフェイスを出してきた。スペックを見る限り、「十分実用になりそう」な雰囲気は大いに出ている。また、それぞれのケースで、例えばSSDではチップごとに異なるIDを埋め込まなくても同じチップを重ねるだけで動作するような仕組みとか、プロセッサ・システムではパケット・ベースのメモリ・インターフェイスとかも、作り込んでいるようだ。

 いくつか気になることを上げておけば、まず、コイルの大きさがある。現状は100μm角と「小さくはない」が、これをより小さくしていくことはかなり困難そうである。コイルの大きさを小さくしてしまえば、「通信可能距離」もまた小さくなってしまうはずだからだ。同じ大きさのコイル間で距離を離せば急速にエラーレートが上がりそうである。現状でもチップの厚みを50μmまで削っている。この程度まで削るのはいまや普通になっているが、これ以下にするのは辛そうである。それにコイル間もあまり近付けすぎると隣同士干渉しそうだ。そこそこの面積は維持しないとならないのではないか。また、コイルそのものの特性もある。現状、最高速600MHzと読めたが、実用的にはどこまで使えそうか。高速化できれば、少ないコイル数で済むが、高速化が難しければ多数並列にするしかしない。その場合には面積がネックとなりそうである。

 でも、まぁ、ここまで作り込んでいるので、ぜひとも実用化していただきたい。さらにここまでくれば電源も無線で何とかならないか、という欲望は当然だと思うが、さすがに電源までは無理か……。

筆者紹介

Massa POP Izumida

日本では数少ないx86プロセッサのアーキテクト。某米国半導体メーカーで8bitと16bitの、日本のベンチャー企業でx86互換プロセッサの設計に従事する。その後、出版社の半導体事業部を経て、現在は某半導体メーカーでRISCプロセッサを中心とした開発を行っている。


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